Kiểm thử cấp hệ thống: Nhân tố ngày càng quan trọng trong chế tạo chip phức tạp

Kiểm thử cấp hệ thống (SLT), trước đây chủ yếu được xem là biện pháp tạm thời nhằm phát hiện các lỗi mà thiết bị kiểm tra tự động (ATE) bỏ sót, nay đã phát triển thành một bước kiểm tra thiết yếu đối với các bộ xử lý hiệu năng cao, chiplet và các thiết bị tính toán tiên tiến khác. Hiện nay, SLT đóng vai trò quan trọng trong việc đảm bảo các con chip hoạt động chính xác trong điều kiện thực tế, và tất cả các CPU, APU, GPU chính thống hiện nay đều phải trải qua bước kiểm thử SLT trước khi xuất xưởng.

Việc bổ sung SLT trong dây chuyền sản xuất đang được xem xét áp dụng cho bộ xử lý mạng và bộ xử lý ô tô dùng trong các hệ thống hỗ trợ lái xe. Tuy nhiên, để triển khai SLT một cách hiệu quả ở quy mô lớn, cần giải quyết nhiều thách thức về chi phí, thời gian kiểm thử và kỳ vọng của nhà sản xuất.

Một trong những hiểu lầm phổ biến nhất về SLT là cho rằng nó hoạt động giống như ATE. Trên thực tế, ATE chủ yếu sử dụng các mẫu kiểm tra được xác định sẵn để kích thích các đường mạch và kiểm tra phản hồi dự kiến bên trong từng lõi hoặc khối mạch riêng lẻ. Ngược lại, SLT tập trung vào các tương tác ở cấp hệ thống — tức là những gì xảy ra giữa các lõi hoặc bên ngoài con chip.

Điều này bao gồm phần mềm, quản lý năng lượng, tích hợp cảm biến, và giao tiếp giữa các lõi nội bộ với các thiết bị ngoại vi. Vì SLT thường được sử dụng để kiểm tra các dòng chip tiên tiến nhất, môi trường kiểm thử cũng cần có tính linh hoạt cao để xử lý các điều kiện ứng dụng cụ thể và nhiều giao thức giao tiếp khác nhau.

Sự khác biệt này càng trở nên quan trọng trong bối cảnh ngành công nghiệp đang chuyển dịch sang các kiến trúc dựa trên chiplet. Với chiplet, nhà sản xuất không chỉ cần kiểm tra từng thành phần riêng lẻ mà còn phải đánh giá cách tín hiệu lan truyền giữa nhiều die được liên kết trong một gói chip đa thành phần.

Các mẫu kiểm tra được tạo ra theo phương pháp ATE truyền thống — vốn được dùng để kiểm thử ở cấp độ đóng gói chip — chỉ cho phép truy cập hạn chế vào các tương tác bên trong của một hệ thống đa chip. Trong khi đó, kiểm thử cấp hệ thống (SLT) có thể tái hiện cách dữ liệu di chuyển giữa các chiplet và đánh giá xem điều đó ảnh hưởng như thế nào đến hiệu năng, mức tiêu thụ điện năng, và toàn bộ chức năng của hệ thống.

Tuy nhiên, cách tiếp cận này cũng kéo theo không ít phức tạp, đặc biệt là do nhiều phương pháp SLT hiện vẫn được triển khai một cách thủ công.

Khi sử dụng các kỹ thuật thiết kế để kiểm thử (DFT) truyền thống nhằm tạo mẫu kiểm tra trước khi bước vào giai đoạn sản xuất hàng loạt, các kỹ sư thiết kế chip chỉ may mắn đạt được khoảng 99% độ bao phủ toàn bộ bóng bán dẫn. Tuy nhiên, với những con chip hiện đại như bộ xử lý trí tuệ nhân tạo (AI) chứa đến 100 tỷ bóng bán dẫn, vẫn còn 1 tỷ bóng bán dẫn không được kiểm tra. Nếu chỉ dựa vào phương pháp kiểm thử bằng thiết bị ATE, việc đạt được 1% cuối cùngđó có thể tiêu tốn nhiều tháng phát triển cùng lượng thời gian kiểm thử đáng kể trên máy.

Hơn nữa, việc tích hợp nhiều chiplet dị thể vào một gói chip lớn đặt ra thách thức về độ ổn định và khả năng lặp lại của cấu trúc cơ điện trong môi trường kiểm thử sản lượng cao. Do số lượng điểm truy cập kiểm thử ra thế giới bên ngoài bị giới hạn, việc kích hoạt các đường dẫn xuyên qua nhiều die trở nên vô cùng khó khăn.

Các gói chip kích thước lớn cũng có thể bị cong vênh, khiến các điểm tiếp xúc cơ học bị hạn chế trong quá trình kết nối với thiết bị cần kiểm thử (DUT). Khi kiểm tra các bộ xử lý và bộ nhớ nằm trong cùng một gói, đặc biệt là dưới các điều kiện cực đoan, các điểm nóng nhiệt (hotspot) là điều khó tránh, và cần được kiểm soát để tránh làm hỏng thiết bị.

Để tạo ra một hệ thống SLT tự động bền bỉ và duy trì hiệu suất cao trong sản xuất hàng loạt, nội dung bài kiểm thử từ phía khách hàng phải được tích hợp chặt chẽ với cơ chế chốt socket, kiểm soát nhiệt độ, quản lý nguồn điện, và trình tự kiểm thử.

Thêm vào đó, việc phát triển nội dung kiểm thử cũng phức tạp hơn bởi số lượng bên liên quan đông đảo trong quá trình tối ưu hóa SLT. Các nhà cung cấp thiết bị SLT, socket, IP thiết kế và kiểm thử cần hợp tác chặt chẽ với nhà thiết kế chip, người tích hợp hệ thống ASIC tùy chỉnh, nhà cung cấp dịch vụ lắp ráp và kiểm thử (OSAT), nhà thiết kế mạch in (PCB), thậm chí cả khách hàng cuối cùng như các công ty trung tâm dữ liệu, nhà sản xuất máy tính hoặc điện thoại di động — tất cả nhằm đảm bảo trạm kiểm thử mô phỏng đúng điều kiện vận hành thực tế.

Khi nhu cầu xử lý tăng lên, thiết kế chip cũng phải tiến hóa để đáp ứng thị trường, kéo theo mức tiêu thụ năng lượng và sinh nhiệt cao hơn. Vì vậy, thời gian kiểm thử cho một lần SLT có thể kéo dài 30 phút hoặc hơn, buộc nhà sản xuất phải bố trí nhiều trạm kiểm thử để đáp ứng khối lượng sản xuất mỗi tháng.

Các tòa nhà được xây dựng chuyên biệt cho mục đích kiểm thử này cần được trang bị cơ sở hạ tầng phù hợp để cung cấp điện và kiểm soát nhiệt độ. Mục tiêu của những cơ sở này là tối ưu hóa đầu tư, tức kiểm thử được nhiều thiết bị nhất trong diện tích sàn nhỏ nhất có thể. Tuy nhiên, thực tế là thiết bị và bảng kiểm thử ngày càng to ra và tiêu tốn nhiều điện hơn, khiến bài toán tối ưu này ngày càng trở nên nan giải hơn.

Các nhà thiết kế chip và các hãng phần mềm thiết kế điện tử (EDA) đã phát triển và giới thiệu các kỹ thuật DFT mới, cho phép nội dung kiểm thử cấu trúc được truyền dưới dạng dữ liệu đóng gói thông qua các cổng nối tiếp tốc độ cao tiêu chuẩn như USB và PCIe. Trong quá trình kiểm thử SLT, các cổng này cần được khởi tạo (enumerated) ở cấp độ ứng dụng để có thể hoạt động đúng chức năng.

Khi kết nối được thiết lập, chương trình kiểm thử có thể chuyển sang chế độ kiểm thử, sử dụng một số lượng nhỏ chân tín hiệu tốc độ cao để chạy các mẫu kiểm thử cấu trúc hoặc kích hoạt các chức năng tự kiểm tra tích hợp sẵn (built-in self-test). Một khi các cổng dữ liệu nối tiếp này đã hoạt động, nội dung kiểm thử có thể được tái sử dụng và liên kếtvới các hệ thống ATE có cấu hình tương tự (như Link Scale) hoặc các trạm kiểm thử sau sản xuất (post-silicon validation như SiConic), từ đó rút ngắn thời gian đưa sản phẩm ra thị trường và tối ưu chi phí phát triển kiểm thử.

Quản lý tản nhiệt cho các thiết bị công suất cao dưới điều kiện tải nặng là một vấn đề phổ biến, đang được xử lý ở mọi giai đoạn — từ phòng lab, kiểm thử tại bàn, ATE đến SLT, và thậm chí là trong quá trình vận hành ở trung tâm dữ liệu. Các phương pháp tản nhiệt bao gồm khí, chất lỏng, và môi chất lạnh (refrigerants) đều được sử dụng, với mục tiêu bảo vệ môi trường. Trong quá trình kiểm thử sản xuất, các thiết bị xử lý (test handlers) còn đối mặt với thách thức chu kỳ nhiệt độ và kết nối cơ học lặp đi lặp lại nhiều lần mỗi ngày, đòi hỏi thiết kế có độ bền cao.

Bên cạnh đó, AI và học máy (machine learning – ML) cũng đang được ứng dụng vào lĩnh vực kiểm thử bán dẫn. Việc chia sẻ dữ liệu kết quả kiểm thử giữa các giai đoạn kiểm thử khác nhau — bao gồm ATE, burn-in (kiểm tra sức bền nhiệt) và SLT — sẽ giúp AI/ML phân tích để từ đó cải thiện hiệu suất sản xuất, rút ngắn thời gian phát triển chương trình kiểm thử, và tối ưu thời lượng kiểm tra.

Khi quy trình sản xuất bán dẫn ngày càng trở nên phức tạp, kiểm thử ở cấp độ hệ thống (SLT) sẽ tiếp tục giữ vai trò ngày càng quan trọng. Để thực sự phát huy hiệu quả, SLT cần được tích hợp vào chiến lược kiểm thử tổng thể, thay vì bị coi là một bước tách biệt, bổ sung sau cùng. Và thế hệ tiếp theo của các hệ thống SLT cần tập trung vào giải quyết các thách thức đã được đề cập ở trên.

Sự thành công sẽ phụ thuộc vào mức độ hợp tác chặt chẽ giữa các nhóm thiết kế, kiểm thử và sản xuất quy mô lớn, đồng thời yêu cầu một tư duy đổi mới trong cách tiếp cận các quy trình xác thực truyền thống.

Trong kỷ nguyên của kiến trúc đa chip (multi-chip packages), tích hợp không đồng nhất (heterogeneous integration) và áp lực ngày càng cao về hiệu suất, SLT sẽ tiếp tục là một công cụ không thể thiếu để đảm bảo rằng những con chip tiên tiến có thể hoạt động ổn định và chính xác trong điều kiện thực tế.

https://bachkhoadientu.com/2025/07/chiplet-la-gi.html

https://bachkhoadientu.com/2025/07/cong-nghe-wafer-scale.html

https://www.bachkhoadientu.edu.vn/course/cho-thanh-chuyen-gia-kiem-dinh-linh-kien